EDA-在QuartusII中用原理输入法设计4位加法器.docx

专业班级：_学号，姓名；EDA技术实验报告试验项目名称，在OuartUSll中用原理输入法设计4位加法器试验日期：2012.05.14试殴成果：试验评定标准：1）试验程序是否正确A()B()C()2）试验仿真、结果及分析是否合理A()B()C()3）试验报告是否根据规定格式A()B()C()一、.试验目的.熟识利用QUartUSII的原理图输入方法设计简洁组合电路，驾驭层次化设计的方法，并通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的具体流程。二、试验原理：一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，及将低位加法器的进位输出cout与相邻的高位加法器的最低输入信号Cin相接（串行进位加法器）三、试验罂材QUartUSn软件，ACEXIK系列EPlK30TC等。四、试验内容（试验过程）试验内容1：根据附录四介绍的方法与流程，完成半加器和全加器的设计，包括原理图，编译，综合，适配，仿真，试验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库.A.打开QUantUS2软件，选择newprojectwizard新建项目。B.在该项目下新建图形文件(blockdiagram/SChematiCfile),如图调出门电路连接成半加器。C.进行编译和仿真。记录试验结果。仿真前要新建波形文件，fileneM弹出的对话框选择Otherfiles选项卡面的vectorwaveformile在新建的波形文件左边空白栏点击鼠标右键，选择insert*insertnodeorbus.在出现的对话框中干脆点击nodender之后，在出现的对话框中选择IiSt,当坐标的IWde行nd栏中出现设计文件的输入输出端口后，再点击“”加入右边“selectednodes*栏中，然后就okI).把该半加生成符号，以备下一环节的全加器运用，选择filescreateE在该项目下新建一个图形文件，调入2个半加器符号，建立全加器的原理图。比照书上图形，否则始终编译的是前面的半加器(任何包括多个文件的项目，都对顶层文件进行编译，要编译哪个文件就要把相应的文件设为顶层文件)方法：选择projectsetastop-levelentity.G.仿真，方法如前，记得保存波形文件为项目文件（也就是会覆盖前面半加器的波形文件,所以先把半加器的波形文件用全拼拷贝的形式保存成word文档）试验内容2：建立一个更高层次的原理图设计，利用试验一获得的1位全加甥构成4位全加器留意总线连接方式必需对连线命名,方式是单击要命名的连线，出现光标后干脆输入连线的名字。并完成编译、综合、适配、仿真和硬件测试.选择电路模式h键入4位加数，键2输入4位被加数；可以由键8来限制最低位的进位；发光管D4D1显示加和ID8显示进位CoUnt.重点是在试验1的基础上完成试验2.五、试验程序无六、试验仿真、结果及分析图一V二、运行后的全加器图（图二、图三）图二三、4位全加器的原理图t四、经过仿真后的时序图（图五、图六）-(»-u)-(»>(o)卜«(>S卜C2)卜()l(o)f-*(>卜I*u>1.bg)图六五、试验结果及分析»通过试5佥，r解r一位加法器以及四位加法器的设计流程。但是由于在仿其仿我过程中会出现时延状况，虽然是由于试验器材本身产生的，导致试验结果可能不是那么的志向，但那也是属于正常现象。1位全机叁，通过对以上图中建立的模型可知：在此一位加法器中，u,b分别为输入，即加数与被加数，而C。为进位，s为和。经过演算，当a=b=O时，c。和S同为0：从而，通过试验，该全加器实现了最初的预定功能。4位全加而对于四位加怯器，为了避开数据上的重发，所以数据、字母均有所变更，通过对一位加法器的熟识，建立起四位加法涔，通过对建立的四位加法器模型分析可知：该四位加法器模型基本正确。